`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/12/04 12:25:51
// Design Name: 
// Module Name: bzc_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module bzc_sim();
reg rst,clk,en;
reg [7:0] data_in;
wire data_out;

bzc btc(rst,clk,en,data_in,data_out);

initial begin
    rst=1;clk=0;en=0;
    #5 rst=0;
    #5 rst=1;
    #5 en=1;data_in=8'b10110111;
    #1 en=0;
end

always #1 clk=~clk;
endmodule
